鐵電存儲器的基本存儲單元一般有兩結構，分別為 1T1C（One transistor one capacitance）結構和 2T2C （Two transistor two capacitance）結構，如圖 2-3 所 示。前者使用一個晶體管及一個鐵電電容組成一個存儲單元，而后者則各為兩個。1T1C 結構的優點是能夠大的節省存儲單元所占芯片面積，但是該結構會導致陣列中位線（Bit Line）的電壓差變低，讀出時對靈敏放大器的要求會更高；2T2C 結構雖然會使用更大的面積，但是由于每個存儲單元都含有兩個鐵電電容，其陣列中兩根位線上的電壓差會更大，讀出時性會更高。

在本文中，我們采用 2T2C 型存儲單元作為我們設計的鐵電存儲器的基本存儲單元。2T2C 結構由兩個晶體管和兩個鐵電電容組成，其連接方式如圖 2-3 右圖所示，該存儲單元包含 4 根與外部連接的信號。其中 WL（Word Line）為字線，連接到兩個晶體管的柵極，用于控制兩個 NMOS 晶體管的開關；BL、BLN 為位線，用于向存儲單元中寫入或讀出數據；PL（Plate ine）為板線，連接到鐵電電容的一極，用于給鐵電電容充電使其極化；Fcap1 與 Fcap2 是兩個鐵電電容，其一極共同連接至 PL，另一極分別與兩個 NMOS 相連，當 WL 開啟時，這一極便可以與位線導通。